Highly energy efficient neuromorphic computing based on memcapacitive devices

Abstract

Der Datentransfer zwischen Speicher und Prozessor in digitalen von Neumann-Rechnerarchitekturen verbraucht viel Energie. Dies wird besonders kritisch für datenintensive Aufgaben, wie das Trainieren von neuronalen Netzen. Gegenwärtig werden Matrizen von resistiven nicht-volatilen Speicherbauelementen zur Implementierung von neuronalen Netzen untersucht. Diese ermöglichen hochparallele Multiplikationen und Summationen. Ebenso denkbar ist die Nutzung von (mem)-kapazitiven Bauelementen, welche den Vorteil eines niedrigeren statischen Energieverbrauchs haben, jedoch ist das niedrigere dynamische Hubverhältnis bei geringerer Skalierfähigkeit nachteilig. In dieser Arbeit wird ein CMOS-kompatibles Bauelement vorgeschlagen, welches Ladungsabschirmung ausnutzt, theoretisch simuliert und experimentell realisiert. Eine Skalierfähigkeit bis zu 45nm-90nm wird durch Simulationen bewiesen, wobei ein hohes dynamisches Hubverhältnis erhalten bleibt. Unter Ausnutzung einer adiabatischen Aufladung wird eine 30-300-fach bessere Energieeffizienz bei 6-8 Bit Präzision im Vergleich zu resistiven Technologien und potentiell höher als das menschliche Gehirn gezeigt. Weiterhin werden experimentelle Bauelemente und Matrizen auf der Mikrometer-Skala, sowie ein Bilderkennungsalgorithmus mit den Buchstaben “M”, “P” und “I” auf 156 synaptischen Bauelementen, demonstriert.

Data transfer between memory and the processor in digital von Neumann architectures consumes a large amount of energy. This becomes extremely critical in modern data-intensive tasks, such as neural network training. Recently, neural networks were mapped onto arrays of resistive non volatile memory for highly parallel multiply-accumulate operations. (Mem)-capacitive devices can similarly be employed with the advantage of lower static power consumption, but they suffer from a poor dynamic range and scalability. In this thesis a CMOS-compatible (mem)-capacitive device based on charge screening is proposed, theoretically simulated and experimentally demonstrated. Scalability down to 45nm-90nm is shown by simulations, while retaining a large capacitance dynamic range. By using concepts of adiabatic charging it is shown that mapping neural network inference tasks with 6-8 Bit precision can be done with 30-300x better energy efficiency compared to common state-of-the-art resistive technologies and possibly greater efficiency than the human brain. Experimental devices and crossbars were fabricated at the micrometer scale and an image recognition algorithm with letters “M”, “P” and “I” is shown on 156 synaptic devices.