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Please use this identifier to cite or link to this item: http://dx.doi.org/10.25673/3206
Title: Wavelet based image compression using FPGAs
Author(s): Ritter, Jörg
Granting Institution: Martin-Luther-Universität Halle-Wittenberg
Issue Date: 2002
Extent: Online-Ressource, Text + Image
Type: Hochschulschrift
Language: English
Publisher: Universitäts- und Landesbibliothek Sachsen-Anhalt
URN: urn:nbn:de:gbv:3-000004615
Subjects: Elektronische Publikation
Hochschulschrift
Zsfassung in dt. Sprache
Abstract: Im Rahmen dieser Disseration haben wir die besten, derzeit verfügbaren Bildkompressionsverfahren analysiert. Die meisten dieser Algorithmen basieren auf Wavelet-Transformationen. Durch diese Technik können erstaunliche Ergebnisse im Vergleich zu den bekannten, auf diskreten Kosinus-Transformationen basierenden Verfahren erreicht werden. Unterstrichen wird diese Tatsache durch die Wahl eines wavelet-basierten Kodierers von der Joint Picture Expert Group als Basis für den neuen JPEG2000 Standard. Die Entwicklung von speziellen Hardware-Architekturen für diese Kompressionsalgorithmen ist sehr komplex, da meist viel interner Speicher benötigt wird und zusätzlich riesige Datenmengen zwischen Peripherie und dem Hardware-Baustein ausgetauscht werden müssen. Wir stellen in dieser Arbeit einen Ansatz vor, welcher ausgesprochen wenig internen Speicher erfordert und gleichzeitig das zu transportierende Datenvolumen drastisch reduziert. Aufbauend auf diesem partitionierten Ansatz zur Wavelet-Transformation von Bildern stellen wir Modifikationen des bekannten Kompressionsverfahrens von Said und Pearlman Set Partitioning In Hierarchical Trees SPIHT vor, um diesen effektiv in Hardware realisieren zu können. Diese Veränderungen sind notwendig, da im Original extensiv von dynamischen Datenstrukuren Gebrauch gemacht wird, welche sich nicht oder nur mit erheblich Aufwand an Speicher realisieren lassen. Die visuelle Qualität im Vergleich zum Originalalgorithmus bleibt jedoch exakt gleich oder ist dieser sehr ähnlich. Jedoch sind die Geschwindigkeitsvorteile unserer Architektur gegenüber aktuellen Prozessoren von Arbeitsplatzrechnern sehr vielversprechend, was wir durch praktische Versuche auf einem programmierbaren Hardware-Baustein überzeugend nachweisen konnten. Wir haben einen Prototypen auf einem Xilinx XC4000 FPGA realisiert, welcher mit 40 MHz getaktet werden konnte. Schon dieser Prototyp des Hardware-Bildkomprimierers komprimiert Bilder 10 mal schneller als ein Athlon Prozessor getaktet mit 1GHz. Ein mit ensprechender Technologie basierend auf unserem partitioniertem Ansatz produzierter anwendungsspezifischer Schaltkreis würde diese Leistung noch bei weitem übertreffen.
In this work we have studied well known state of the art image compression algorithms. These codecs are based on wavelet transforms in most cases. Their compression efficiency is widely acknowledged. The new upcoming JPEG2000 standard, e.g., will be based on wavelet transforms too. However, hardware implementations of such high performance image compressors are non trivial. In particular, the on chip memory requirements and the data transfer volume to external memory banks are tremendous. We suggest a solution which minimizes the communication time and volume to external random access memory. With negligible internal memory requirements this bottleneck can be avoided using the partitioned approach to wavelet transform images proposed in this thesis. Based on this idea we present modifications to the well known algorithm of Said and Pearlman Set Partitioning In Hierarchical Trees SPIHT to restrict the necessity of random access to the whole image to a small subimage only, which can be stored on chip. The compression performance in terms of visual property (measured with peak signal to noise ratio) compared to the original codec remains still the same or nearly the same. The computational power of the proposed circuits targeting to programmable hardware are promising. We have realized a prototype of this codec in a XC4000 Xilinx FPGA running at 40MHz which compresses images 10 times faster than a 1GHz Athlon processor. An application specific integrated circuit based on our approach should be much faster over again.
URI: https://opendata.uni-halle.de//handle/1981185920/9991
http://dx.doi.org/10.25673/3206
Open access: Open access publication
Appears in Collections:Hochschulschriften bis zum 31.03.2009

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